Data/hora: 16/06/2024 09:30:10

Biblioteca(s): | Embrapa Agricultura Digital.
Data corrente: | 10/07/1996
Data da última atualização: | 16/08/2007
Autoria: | JOAO JUNIOR, M.; AUDE, J. S.
Título: | Compactacao local de codigo para um SPARC superescalar.
Ano de publicação: | 1995
Fonte/Imprenta: | In: SIMPÓSIO BRASILEIRO DE ARQUITETURA DE COMPUTADORES - PROCESSAMENTO DE ALTO DESEMPENHO, 7.; CONGRESSO BRASILEIRO DA SOCIEDADE BRASILEIRA DE COMPUTAÇÃO, 15., 1995, Canela. Anais... Porto Alegre: UFRGS, Instituto de Informática,1995.
Páginas: | p.539-552.
Idioma: | Português
Conteúdo: | O uso de arquiteturas superescalares em microprocessadores RISC vem se manifestando como uma clara tendencia nos ultimos anos para obtencao de maior desempenho. Este trabalho analisa alternativas de implementacao de uma arquitetura SPARC VLIW. Atraves de experiencias de simulacao, e medido o efeito produzido pela compactacao local de codigo utilizado e descrito em detalhe nas suas diversas fases: determinacao dos blocos basicos, construcao dos grafos de dependencia direta, renomeacao de registradores e compactacao propriamente dita com o uso do algoritmo List Scheduling. Os resultados com o metodo de compactacao de codigo proposto aplicado a programas do benchmark SPEC indicam que a existencia de unidades funcionais trabalhando em paralelo e a duplicacao da  ALU podem produzir reducoes no tempo de execucao de codigo da ordem de 50%.
Categoria do assunto: | --
Registro original: | Embrapa Agricultura Digital (CNPTIA)
Exemplares: | CNPTIA - (3468-1) - ADD - PL - -- - 004.36 - SIM - 1995.00007 - DIS